軟件截圖:
verilog2vhdl是已經被開發用於那些誰想要轉換現有的Verilog設計成VHDL＆NBSP一個實用程序;生成的VHDL可能不能原樣工作，可能需要一些手動校正，以確保該VHDL數據類型匹配。這為了讓獨立的IT平台和捆綁為一個可執行的JAR文件被開發的Java（1.6.x版）。點擊這裡下載這個免費的翻譯為Linux平台，點擊這裡下載它的Windows。
用法：
verilog2vhdl -in simple_and.v -top simple_and_top退房手續simple_and.vhd
OR
Java的罐子$ EDAUTILS_ROOT / lib中/ verilog2vhdl.jar -in simple_and.v -top simple_and退房手續output.vhd
有其它開關一樣-only_entity創造剛剛correspomding到指定的頂部的實體。同樣，有-only_component創建對應於指定模塊組件聲明
要求：
- 在Java 2標準版運行環境
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